量产验证成功！初个兼容UCIe全球标准的国产芯片诞生
发布时间：2022-04-14 23:09:52 所属栏目：移动 来源：互联网
导读：3月份，Intel、台积电、三星、日月光、AMD、ARM、高通、Google、微软、Meta(Facebook)等行业巨头联合，推出了全新的通用芯片互联标准UCle。 几乎同一时间，中国芯片厂商芯动科技(Innosilicon)宣布，率先推出国产自主研发的物理层兼容UCIe国际标准的IP解决
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3月份，Intel、台积电、三星、日月光、AMD、ARM、高通、Google、微软、Meta(Facebook)等行业巨头联合，推出了全新的通用芯片互联标准——UCle。 几乎同一时间，中国芯片厂商芯动科技(Innosilicon)宣布，率先推出国产自主研发的物理层兼容UCIe国际标准的IP解决方案“Innolink Chiplet”，是国内首套跨工艺、跨封装的Chiplet连接解决方案。 Chiplet(小芯片/芯粒)技术的核心是多芯粒(Die-to-Die)互联，利用更短距离、更低功耗、更高密度的芯片裸Die间连接方式，突破单晶片(monolithic)的性能和良率瓶颈，降低大规模芯片的开发时间、成本、风险，实现异构复杂高性能SoC的集成，满足不同厂商的芯粒之间的互联需求，达到产品的最佳性能和长生命周期。 Innolink的物理层与UCIe的标准保持一致，成为国内首发、世界领先的自主UCIe Chiplet解决方案。 Innolink Chiplet的设计思路和技术特点： 1、业界很多公司认为，Chiplet跨工艺、跨封装的特性，会使其面临复杂的信号衰减路径，所以普遍使用SerDes差分技术以应对这一问题。 芯动科技则认为，相较于SerDes路线，DDR技术更适合Chiplet互联和典型应用，而且不同封装场景需要用到不同的DDR技术方案，为此提供基于GDDR6/LPDDR5技术的高速、高密度、高带宽连接方案。 2、Chiplet互连在短距PCB、基板、中介层上连接时，路径短、干扰少、信号完整性好，采用DDR技术路线在延时功耗、带宽密度上更具优势。 3、标准封装使用MCM传统基板作为Chiplet互联的介质，成本低特点，是对成本较为敏感的Chiplet应用场景首选；Interposer中介层等先进封装具备密度高、良品率低、成本高等特点，是对价格不敏感的高性能应用场景首选。 UCIe定义正式发布前，Innolink-B/C就提前实现了这两种封装场景的应用，验证了对市场前景和Chiplet技术趋势的准确判断。 4、针对长距离PCB、线缆的Chiplet连接，Innolink-A提供基于SerDes差分信号的连接方案，以补偿长路径的信号衰减。 5、总的来看，Innolink-A/B/C实现了跨工艺、跨封装的Chiplet量产方案，同时还提供封装设计、可靠性验证、信号完整性分析、DFT、热仿真、测试方案等整套解决方案。 图中显示UCIe分为三个层次，分别是Protocol Layer协议层、die to die Adapter互联层、Physical Layer物理层，其中协议层就是常用的PCIE、CXL等上层协议，底层的Die to Die和PHY物理层，则是和Innolink同样的实现方式。 （编辑：网站开发网_马鞍山站长网） 【声明】本站内容均来自网络，其相关言论仅代表作者个人观点，不代表本站立场。若无意侵犯到您的权利，请及时与联系站长删除相关内容! |
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